10G UDP/IP 協(xié)議棧 FPGA IP Core 核萬(wàn)兆以太網(wǎng)絡(luò)加速 AXI4-Stream MAC+PCS/PMA

產(chǎn)品型號(hào)
10G UDP/IP
產(chǎn)地
上海

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10G 萬(wàn)兆以太網(wǎng) UDP/IP 協(xié)議棧 FPGA IP Core

基于 AMD/Xilinx 10G 以太網(wǎng) MAC IP 開(kāi)發(fā)，MTU 支持高達(dá) 9000Bytes 數(shù)據(jù)傳輸，標(biāo)準(zhǔn) AXI4-Stream 接口，支持 AMD/Xilinx Zynq UltraScale+ RFSoC, Zynq UltraScale+ MPSoC, Zynq 7030/7035/7045/7100, Virtex UltraScale+, Kintex UltraScale+, Artix UltraScale+, Virtex UltraScale, Kintex UltraScale, Virtex 7, Kintex 7系列 FPGA 器件。10G 萬(wàn)兆以太網(wǎng)以其高帶寬和低延遲的特點(diǎn)，能夠確保數(shù)據(jù)的快速傳輸和實(shí)時(shí)處理，而 TUDP 協(xié)議棧更是提高了數(shù)據(jù)傳輸?shù)男屎蜏?zhǔn)確性。

為您提供了快速可靠、更低成本和更高性能的解決方案，顯著縮短上市時(shí)間，適用于高帶寬、低延遲和高速數(shù)據(jù)傳輸?shù)膱?chǎng)景，如數(shù)據(jù)中心、科研實(shí)驗(yàn)、工業(yè)自動(dòng)化、醫(yī)療、測(cè)試與測(cè)量、4K/8K 高清視頻傳輸、電信、金融交易等領(lǐng)域。

· IEEE802.3 標(biāo)準(zhǔn)
符合 IEEE802.3 標(biāo)準(zhǔn)的 ARP、IPV4、ICMP、UDP 協(xié)議棧
· UDP/IP 校驗(yàn)處理
快速傳輸，實(shí)時(shí)處理，支持 UDP/IP 校驗(yàn)和處理

· AXI4 Stream
用戶接口和 Ethernet MAC+PCS/PMA IP 接口為標(biāo)準(zhǔn) AXI4-Stream 接口
· 10 ARP 表緩存
ARP 報(bào)文應(yīng)答支持所有查詢應(yīng)答，可緩存 10 ARP 表

· 至高 9000Bytes 數(shù)據(jù)傳輸
MTU 支持 9000Bytes ~ 64Bytes 數(shù)據(jù)傳輸
· 高帶寬、低延遲
數(shù)據(jù)總線寬度 64bit，156.25MHz 時(shí)鐘

· Verilog
Verilog 代碼解決方案
· Vivado 2020.1
開(kāi)發(fā)工具

功能特點(diǎn)

? 根據(jù) OSI 分層模型實(shí)現(xiàn)符合 IEEE802.3 標(biāo)準(zhǔn)的 ARP、IPV4、ICMP、UDP 協(xié)議棧
? 支持 ARP，用于獲取或發(fā)送 MAC 地址
? 支持 ICMP，用于響應(yīng) Ping 命令
? ARP 報(bào)文應(yīng)答支持所有來(lái)查詢的應(yīng)答，可以緩存 10 個(gè) ARP 表
? ARP 表未建立時(shí)，不會(huì)發(fā)送 UDP 數(shù)據(jù)包
? 10Gbps 以太網(wǎng)連接，支持 UDP/IP 校驗(yàn)和處理，CRC 由 MAC IP 計(jì)算產(chǎn)生
? 基于 AMD/Xilinx 10G MAC IP 開(kāi)發(fā)，MTU 支持 9000Bytes ~ 64Bytes 數(shù)據(jù)傳輸
? 用戶接口為 AXI4 stream 接口，協(xié)議棧利用 MAC IP 產(chǎn)生的時(shí)鐘 156.25MHz，10Gbps 數(shù)據(jù)總線寬度 64bit

10G以太網(wǎng)MAC-UDP_IP協(xié)議棧FPGA-IP-Core-核-庫(kù)-AXI1.jpg

應(yīng)用結(jié)構(gòu)示例圖

UDP/IP 協(xié)議棧 IP Core 與用戶接口、Ethernet MAC+PCS/PMA IP 接口均為標(biāo)準(zhǔn)的 AXI4-Stream 接口，其中 Ethernet MAC+PCS/PMA 可以是任何第三方 IP，在提供的設(shè)計(jì)實(shí)例中，使用的是 AMD/Xilinx 10G/25G Ethernet Subsystem IP。

10G UDP FPGA IP Core 核庫(kù) AXI 萬(wàn)兆以太網(wǎng)MAC 網(wǎng)絡(luò)加速協(xié)議棧.png UDP/IP 協(xié)議棧 IP Core 集成在系統(tǒng)設(shè)計(jì)中的位置

開(kāi)發(fā)環(huán)境

設(shè)計(jì)語(yǔ)言

Verilog

開(kāi)發(fā)工具

Vivado 2020.1

支持器件

AMD Kintex 7/Virtex 7 系列
AMD Virtex Ultrascale/Kintex UltraScale 系列
AMD Virtex Ultrascale+/Kintex UltraScale+/Artix UltraScale+ 系列
AMD Zynq 7000 SoC 系列 7030/7035/7045/7100
AMD Zynq UltraScale+ MPSoC/Zynq UltraScale+ RFSoC 系列

IP 資源消耗表

IP 資源消耗評(píng)估采用 AMD Zynq UltraScale+ MPSoC 系列 FPGA 開(kāi)發(fā)板，提供了一個(gè)功能齊全的設(shè)計(jì)平臺(tái)，用于構(gòu)建以通信為中心的以太網(wǎng)應(yīng)用。Zynq UltraScale+ MPSoC XCZU7EV 開(kāi)發(fā)板提供了一個(gè)帶有參考設(shè)計(jì)的開(kāi)箱即用型硬件平臺(tái)，可縮短開(kāi)發(fā)時(shí)間，讓您專(zhuān)注于目標(biāo)應(yīng)用。

器件系列

Zynq UltraScale+ MPSoC

芯片型號(hào)

XCZU7EV-FFVC1156-2-I

頻率 (MHz)

156.25

CLB Regs

8616

CLB LUTs

4761

CLB

1279

BRAM Tile

Design Tools

Vivado 2020.1

注：IP 實(shí)際邏輯資源消耗受實(shí)例化中其他邏輯資源消耗影響

應(yīng)用領(lǐng)域

10G UDP/IP 協(xié)議棧網(wǎng)絡(luò)加速 FPGA IP Core 主要適用于需要高帶寬、低延遲和高速數(shù)據(jù)傳輸?shù)膱?chǎng)景，如數(shù)據(jù)中心、科研實(shí)驗(yàn)、工業(yè)自動(dòng)化、醫(yī)療、測(cè)試與測(cè)量、4K/8K 高清視頻傳輸、電信、金融交易等領(lǐng)域。

數(shù)據(jù)中心網(wǎng)絡(luò)加速以太網(wǎng)MAC-UDP_TCP_IP協(xié)議棧FPGA-IP-Core-核-庫(kù)-AXI.jpg

數(shù)據(jù)中心網(wǎng)絡(luò)加速及云計(jì)算存儲(chǔ)

大規(guī)模 AI 與機(jī)器學(xué)習(xí)集群

工業(yè)自動(dòng)化-FPGA-IP-Core-核-庫(kù)-AXI.jpg

工業(yè)自動(dòng)化及物聯(lián)網(wǎng)

遠(yuǎn)程醫(yī)療診斷-FPGA-IP-Core-核-庫(kù)-AXI.jpg

科研、醫(yī)療成像、基因測(cè)序

媒體娛樂(lè) 4K/8K 高清視頻傳輸

網(wǎng)絡(luò)通信

10G UDP_IP 協(xié)議棧產(chǎn)品介紹

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10G UDP/IP 協(xié)議棧 FPGA IP Core 核萬(wàn)兆以太網(wǎng)絡(luò)加速 AXI4-Stream MAC+PCS/PMA

產(chǎn)品推薦

10G 萬(wàn)兆以太網(wǎng) UDP/IP 協(xié)議棧 FPGA IP Core

· IEEE802.3 標(biāo)準(zhǔn)

· UDP/IP 校驗(yàn)處理

· AXI4 Stream

· 10 ARP 表緩存

· 至高 9000Bytes 數(shù)據(jù)傳輸

· 高帶寬、低延遲

· Verilog